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龙图腾网获悉深圳市舟鸿半导体科技有限公司申请的专利存储芯片FT测试中的错误注入与容错测试系统获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN121658304B 。

龙图腾网通过国家知识产权局官网在2026-04-28发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202610146808.3，技术领域涉及：G06F11/26；该发明授权存储芯片FT测试中的错误注入与容错测试系统是由蒋文;蔡梁勇;杨冬艳;祝厚全设计研发完成，并于2026-02-02向国家知识产权局提交的专利申请。

本存储芯片FT测试中的错误注入与容错测试系统在说明书摘要公布了：本发明涉及半导体测试技术领域，具体公开了存储芯片FT测试中的错误注入与容错测试系统。该系统包括测试控制主机、可编程错误注入模块、协议状态监控模块、多维度响应分析模块及测试场景生成引擎。通过协同工作，系统能够自动生成并发错误序列并注入，非侵入式监控协议内部状态，并进行时序、逻辑与统计分析，实现对芯片容错能力的自动化、高强度压力测试与全面评估。该系统通过构建可编程错误注入模块与测试场景生成引擎的闭环系统，实现了对存储芯片容错协议高强度、高并发的自动化压力测试。

本发明授权存储芯片FT测试中的错误注入与容错测试系统在权利要求书中公布了：1.存储芯片FT测试中的错误注入与容错测试系统，其特征在于，包括：测试控制主机，作为系统的中央调度与决策核心，用于协调各模块的协同工作并执行最终的测试判定； 可编程错误注入模块，物理连接至被测存储芯片的测试接口，用于根据接收到的注入指令，在芯片运行过程中实时地、精确地注入预设类型的电气或逻辑错误； 协议状态监控模块，通过高速探针与被测存储芯片内部预设的调试总线或状态寄存器相连，用于实时捕获并记录容错协议内部状态机的变迁、错误标志位的变化以及关键控制信号的电平； 多维度响应分析模块，与所述协议状态监控模块及所述测试控制主机数据连接，用于对捕获的协议响应数据进行时序、逻辑与统计层面的深度分析； 测试场景生成引擎，集成于所述测试控制主机内，用于基于预定义的错误模型库与协议规范，自动生成并动态调度复杂的并发错误注入测试序列； 所述可编程错误注入模块包括时序精确定时单元、错误类型库单元以及物理层驱动单元； 所述时序精确定时单元，用于接收来自所述测试场景生成引擎的注入时序参数，该注入时序参数精确到纳秒级别，以控制错误注入的绝对时刻与持续时间； 所述错误类型库单元，用于存储多种预定义错误模型，包括单比特翻转错误、多比特突发错误、地址线粘连错误、命令解码错误、电源毛刺模拟以及时钟抖动模拟； 所述物理层驱动单元，用于根据选定的错误模型和时序参数，生成相应的异常电压、电流或数字信号波形，并通过多路复用开关选择性地施加到被测芯片的指定引脚或内部访问通路上； 所述协议状态监控模块包括高速采样电路、协议解析逻辑以及实时流缓冲器； 所述高速采样电路，用于以高于被测芯片主时钟数倍的频率，对调试总线上的并行数据进行同步采样； 所述协议解析逻辑，内置被测容错协议的状态转换表与信号定义，用于将采样的原始数据流实时解码为可读的状态名称、事件标识与数据值； 所述实时流缓冲器，采用先入先出结构，用于临时存储解码后的协议活动轨迹，并以流式方式向所述多维度响应分析模块推送； 所述多维度响应分析模块包括时序违规检测子模块、逻辑一致性验证子模块以及统计性能分析子模块； 所述时序违规检测子模块，用于将所述协议状态监控模块捕获的响应时序，与预存于所述测试控制主机内的协议时序规范进行比对，检测状态恢复时间、错误确认延迟指标是否超限； 所述逻辑一致性验证子模块，用于根据容错协议的标准有限状态机模型，验证监控到的实际状态转换序列是否合法，并检测是否存在未定义的状态迁移、活锁以及死锁； 所述统计性能分析子模块，用于对多次测试中收集的各类响应时间、错误纠正率、协议开销数据进行聚合计算，生成统计分布图并识别性能悬崖； 所述测试场景生成引擎的核心是基于约束随机化的序列生成器； 所述序列生成器的工作流程如下：从错误模型库中选取多个基础错误类型作为种子； 为每个错误类型随机生成其注入时间点、持续时长、作用位置以及强度参数，这些随机生成过程受到一组预定义约束条件的限制； 序列生成器将多个随机错误实例按照时间线进行排列组合，形成包含并发与序列错误的复杂测试场景； 生成引擎为每个场景附加预期的协议正确响应序列； 所述测试场景生成引擎还集成自适应反馈学习单元； 所述自适应反馈学习单元，用于接收来自所述多维度响应分析模块的测试结果数据，并采用基于覆盖率的优化算法； 所述基于覆盖率的优化算法的具体过程是：系统维护协议状态与转换的覆盖表，记录已被测试场景触发过的状态和边； 分析新的测试结果后，算法优先生成能够触发未覆盖状态或转换的错误组合，同时增加在已发现缺陷场景附近的错误模式变异； 所述测试控制主机执行的整体测试流程如下：测试控制主机初始化整个系统并加载被测芯片的协议描述文件； 测试场景生成引擎生成第一个并发错误注入测试序列，并将其下发至可编程错误注入模块； 测试控制主机命令被测芯片开始执行标准工作负载； 在芯片运行过程中，可编程错误注入模块依据序列在精确时刻注入错误； 协议状态监控模块全程捕获协议内部活动；注入完成后，多维度响应分析模块对响应数据进行分析，并将结果报告测试控制主机； 测试控制主机根据分析结果判断该测试场景下容错协议的行为是否符合预期；测试场景生成引擎根据覆盖率和反馈信息生成下一个测试序列； 此循环持续进行，直至达到预设的测试时长或协议状态覆盖目标。

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