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龙图腾网获悉中国船舶重工集团公司第七一三研究所申请的专利一种基于FPGA与NVIDIA SOC移动处理器的图像采集方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115953287B 。

龙图腾网通过国家知识产权局官网在2026-04-24发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202211561754.5，技术领域涉及：G06T1/20；该发明授权一种基于FPGA与NVIDIA SOC移动处理器的图像采集方法是由李沛铮;叶德茂;李志远;王宇慧;颜世恒;刘圆;李利;马锦山设计研发完成，并于2022-12-07向国家知识产权局提交的专利申请。

本一种基于FPGA与NVIDIA SOC移动处理器的图像采集方法在说明书摘要公布了：本发明公开了一种基于FPGA与NVIDIASOC移动处理器的图像采集方法，其特征在于：FPGA将视频流经PCIE总线传输到GPU的DDR4中，并且每传完一帧图像，FPGA就立即向GPU发送一个帧中断，以标识一帧图像的传输完成，GPU在帧中断的提示下，周期性的读出图像并进行图像处理，避免由于图像处理算法处理速度过快或者过慢造成获取图像的时序紊乱，提高了软件的通用性。

本发明授权一种基于FPGA与NVIDIA SOC移动处理器的图像采集方法在权利要求书中公布了：1.一种基于FPGA与NVIDIASOC移动处理器的图像采集方法，其特征在于：FPGA将视频流经PCIE总线传输到GPU的DDR4中，并且每传完一帧图像，FPGA就立即向GPU发送一个帧中断，以标识一帧图像的传输完成，GPU在帧中断的提示下，周期性的读出图像并进行图像处理； GPU在帧中断的提示下，周期性读出图像之前还包括初始化步骤，所述初始化步骤为， M1：GPU驱动分配三个缓冲区，所述三个缓冲区包括第一缓冲区、第二缓冲区和第三缓冲区，第一缓冲区的首地址为buf0，第二缓冲区的首地址为buf1，第三缓冲区的首地址为Third； FPGA的DMA传输引擎中设置寄存器Q0和寄存器Q1，用于存放图像缓冲区的地址； 初始化时，第一缓冲区的首地址buf0放入寄存器Q0、第二缓冲区的首地址buf1放入寄存器Q1，第三缓冲区的首地址Third暂存于GPU驱动的设备结构体内，处于空闲状态； M2：GPU驱动器启动FPGA端的DMA引擎开始GPU的图像采集； GPU在帧中断的提示下，周期性读出图像的过程为： STEP1：当第1个帧中断，即ISR：0，到来时：寄存器Q0所对应的缓冲区中装载着有效的视频，用户将此时的寄存器Q0所装载的第一缓冲区的首地址buf0取出提交到V4L2用户空间，同时将第三缓冲区的首地址Third放入寄存器Q0中； STEP2：当第2个帧中断，即ISR：1，到来时：寄存器Q1所对应的缓冲区中装载着有效的视频；用户将此时的寄存器Q1所装载的第二缓冲区的首地址buf1取出提交到V4L2用户空间；同时将第一缓冲区的首地址buf0放入寄存器Q1中； STEP3：当第3个帧中断，即ISR：2，到来时：寄存器Q0所对应的缓冲区中装载着有效的视频；用户将此时的寄存器Q0所装载的第三缓冲区的首地址Third取出提交到V4L2用户空间；同时将第二缓冲区的首地址buf1放入寄存器Q0中； STEP4：当第4个帧中断，即ISR：3，到来时：寄存器Q1所对应的缓冲区中装载着有效的视频；用户将此时的寄存器Q1所装载的第一缓冲区的首地址buf0取出提交到V4L2用户空间；同时将第三缓冲区的首地址Third放入寄存器Q1中； STEP5：当第5个帧中断，即ISR：4，到来时：寄存器Q0所对应的缓冲区中装载着有效的视频；用户将此时的寄存器Q0所装载的第二缓冲区的首地址buf1取出提交到V4L2用户空间；同时将第一缓冲区的首地址buf0放入寄存器Q0中； STEP6：当第6个帧中断，即ISR：5，到来时：寄存器Q1所对应的缓冲区中装载着有效的视频；用户将此时的寄存器Q1所装载的第三缓冲区的首地址Third取出提交到V4L2用户空间；同时将第二缓冲区的首地址buf1放入寄存器Q1中； 至此寄存器Q0和寄存器Q1所装载的缓冲区的首地址分别为buf0和buf1，这与步骤STEP1中第1个帧中断时的情形完全一致，在以后的帧中断到来时，驱动将循环重复步骤STEP1至STEP6； 所述图像处理的方法为，在缓冲区填充图像的速率大于V4L2用户空间算法处理的速率时，也即是输出侧的速率小于输入侧的速率，此时，剩余缓冲区所组成的环状队列已经被从输入侧进来的视频流轮番填充了多次； 在缓冲区填充图像的速率小于V4L2用户空间算法处理的速率，也即输出侧的速率大于输入侧的速率，则V4L2用户空间算法为了维持输出侧的时序是连续的而将同一缓冲区块的视频重复输出。

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