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龙图腾网获悉西安翔腾微电子科技有限公司申请的专利一种统一染色图形处理器共享寄存器文件分组映射的冲突检测与排队方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115393171B 。

龙图腾网通过国家知识产权局官网在2026-04-21发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202211002022.2，技术领域涉及：G06T1/20；该发明授权一种统一染色图形处理器共享寄存器文件分组映射的冲突检测与排队方法是由田泽;王党辉;岳琛设计研发完成，并于2022-08-20向国家知识产权局提交的专利申请。

本一种统一染色图形处理器共享寄存器文件分组映射的冲突检测与排队方法在说明书摘要公布了：本发明涉及一种统一染色图形处理器共享寄存器文件分组映射的冲突检测与排队方法。本发明的方法包括以下步骤：1物理存储单元被划分为8个Bank,每个Warp会分配16个读操作数地址和8个写操作数地址用于操作数收集，这16个读操作数地址与8个写操作数地址会经过译码后被映射到8个Bank；2采用建立流水线的分级分组地址映射方法，通过将每组的16个读操作数地址和8个写操作数地址分组并建立流水线进行映射。本发明主要针对寄存器文件的访问过程，提供了一种冲突检测与排队机制，用于解决实际传输中可能出现的Bank冲突问题。

本发明授权一种统一染色图形处理器共享寄存器文件分组映射的冲突检测与排队方法在权利要求书中公布了：1.一种统一染色图形处理器共享寄存器文件分组映射的冲突检测与排队方法，其特征在于：该方法包括以下步骤： 1物理存储单元被划分为8个Bank,每个Warp会分配16个读操作数地址和8个写操作数地址用于操作数收集，这16个读操作数地址与8个写操作数地址会经过译码后被映射到8个Bank；每个Bank有2个读地址接口和1个写地址接口，最多可同时接受2个读操作数地址和1个写操作数地址； 2采用建立流水线的分级分组地址映射方法，通过将每组的16个读操作数地址和8个写操作数地址分组并建立流水线进行映射； 2.1对16个读操作数地址、8个写操作数地址进行了分组，每4个地址为一个Group，并规定读写映射操作中每一级寄存器组的优先级； 2.2根据优先级关系分析映射模式并列出了真值表，进一步根据真值表推导出其逻辑表达式并画出每一级的映射组合逻辑图； 2.3基于流水线的性能，分析了写操作映射过程中，读写有效信号的生成方式，并通过其真值表推导出组合逻辑公式，进一步得到其组合逻辑图； 2.4将读操作和写操作分开进行，其中读操作需要经过三级分组映射，写操作只需要两级分组映射； 所述步骤2中读操作时，流程如下： 3.1先将16个读操作数地址分为4个group，其中addr_0、addr_1、addr_8、addr_9为group_0；addr_2、addr_3、addr_10、addr_11为group_1；addr_4、addr_5、addr_12、addr_13为group_2；addr_6、addr_7、addr_14、addr_15为group_3； 3.2每个地址都会经过一个译码单元，译码得到该地址对应的Bank并产生一个有效信号，这些有效信号经过一个映射模块Allocate_Logic_0后被送往第0级读有效信息寄存器组Reg_rd_level_0中，Reg_rd_level_0中存放的数据再经过另一个映射模块Allocate_Logic_1后被送往第1级读有效信息寄存器组Reg_rd_level_1中，Reg_rd_level_1中存放的数据经过最后一个映射模块Allocate_Logic_2后被送往Bank中执行读操作，同时送往第2级读有效信息寄存器组Reg_rd_level_2中暂存，用于读操作数重排序；同时需要判断Reg_rd_level_1中剩余地址信息数量，用于决定流水线暂停或发送新的rdena信号，最终，Reg_rd_level_2中的地址被送往Bank进行相应操作； 3.2.1对16个读操作数地址中3bit位宽的Bank判断位进行译码，得到该地址对应的Bank号并产生一个有效信号valid_i_bj，其中i表示地址号，j表示Bank号； 3.2.2每个地址i都有映射到所有Bank的连线；每一个Group都包含4个valid_i_bj，根据valid_i_bj的值判断读地址是否有效，并映射到Reg_rd_level_0的4个寄存器中，产生相应的有效信号；规定地址编号越小优先级越高； 3.2.3寄存器组Reg_rd_level_0中存放的数据，将再经过另一个映射模块Allocate_Logic_Level_1后被送往Reg_rd_level_1中，Reg_rd_level_1共分为2组，每组包含8个位宽为4bit的寄存器及其有效信号valid，用于存放相应的由上一级送来的地址信息；Reg_rd_level_0的每个寄存器都有一个与之对应的valid位，若valid位为1则表示该寄存器内的信息有效，需要被映射到Reg_rd_level_1，若为0则无效，不需要映射；当有Reg_rd_level_0中的信息被映射到Reg_rd_level_1的某个寄存器时，Reg_rd_level_1中相应的寄存器的valid置1； 3.2.4Reg_rd_level_1中的数据经过最后一个映射模块Allocate_Logic_Level_2后被送往Bank以及Reg_rd_level_2中；其中送往Bank的数据为7bit，作为访存地址用于执行读操作，这7bit数据是由Reg_rd_level_1中地址信息所对应的实地址译码出的地址偏移，即物理Block编号，不再是前两级存放的4bit的index信息；而送往Reg_rd_level_2的数据依然是表示读地址编号的4bit的index信息，用于执行读操作数重排序； 3.2.5Reg_rd_level_1映射到Reg_rd_level_2的过程中，需要同时判断所有8个Bank中Reg_rd_level_1中剩余有效信息数量，用于决定流水线暂停或发送新的rdena信号；若所有8个Bank中，每一个Bank的Reg_rd_level_1中剩余有效信息数量均小于等于2，则需要向外界发送一个rdena信号，表示下一拍Reg_rd_level_1中数据将全部送往Bank，流水线恢复工作，新的一组读地址需要被送入系统开始映射；若有任意一个Bank的Reg_rd_level_1中剩余有效信息数量大于2，则流水线继续暂停，直至满足条件。

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