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龙图腾网获悉北京工业大学申请的专利用于图像卷积处理的高速低功耗近似乘累加运算器获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115480729B 。

龙图腾网通过国家知识产权局官网在2026-04-07发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202211161068.9，技术领域涉及：G06F7/498；该发明授权用于图像卷积处理的高速低功耗近似乘累加运算器是由陈志杰;李青林设计研发完成，并于2022-09-22向国家知识产权局提交的专利申请。

本用于图像卷积处理的高速低功耗近似乘累加运算器在说明书摘要公布了：本发明公开了用于图像卷积处理的高速低功耗近似乘累加运算器，处理8bit有符号数×8bit无符号数。乘累加运算器由乘法器与加法器构成，分为部分积产生，部分积压缩，进位加法，累加四个阶段。本发明在部分积产生阶段使用了近似基‑8布斯算法，在进位加法和累加阶段使用近似4进位加法器。±3倍的被乘数被近似为±2，±4倍的被乘数，由于移位运算的延时，功耗较小，通过该近似能减小电路的复杂度，提高速度，降低功耗。对于nbit的加法运算，需要进行n‑1bit的进位；将16bit的加法运算使用4bit的进位，减小延时，加快了计算速度。通过近似计算提高了乘法累加器的速度，降低了功耗，适用于要求高速、低功耗、且容忍一定误差图像卷积处理。

本发明授权用于图像卷积处理的高速低功耗近似乘累加运算器在权利要求书中公布了：1.用于图像卷积处理的高速低功耗近似乘累加运算器，其特征在于，该高速低功耗近似乘累加运算器用于处理8bit有符号数×8bit无符号数，其中8bit无符号数用于处理图像像素，8bit有符号数用于处理卷积核，对于输入的有符号数，增加一位符号位，符号位的值为有符号数的第8位； 该高速低功耗近似乘累加运算器分为部分积产生模块、部分积压缩模块、进位加法模块、累加模块四个模块；部分积产生模块、部分积压缩模块、进位加法模块、累加模块顺序连接； 所述部分积产生模块为近似基8-布斯编码器，产生高度为3的部分积矩阵； 所述部分积压缩模块为3：2压缩机；3:2压缩机由16个全加器构成，第一个全加器的第一个输入为部分积矩阵的第一行的第一位数据，第一个全加器的第二个输入为部分积矩阵的第二行的第一位数据，第一个全加器的第三个输入为部分积矩阵的第三行的第一位数据，以此类推，每一个全加器的第一个输入为第一行的数据，第二个输入为第二行的数据，第三个输入为第三行的数据，每一个全加器处理部分积的一列数据，全加器的两个输出组成高度为2的矩阵； 所述进位加法模块将16位的进位加法近似为4进位的加法； 所述累加模块由加法器和D触发器组成，其中加法运算采用4进位的近似加法； 近似基8-布斯编码器由两个两输入的异或门、一个两输入的同或门、一个两输入的或门、一个三输入的或门、一个四输入的或门、5个两输入与门、4个三输入与门、2个四输入与门、一个三输入的与非门组成，并依次为：两输入的第一异或门、第二异或门，两输入的同或门，两输入的第一或门，三输入的第二或门，四输入的第三或门，两输入的第一与门、第二与门、第三与门、第四与门、第五与门，三输入的第六与门、第七与门、第八与门、第九与门，四输入的第十与门、第十一与门，三输入的与非门； 将乘数Y编码为4位一组，分别为y3i+2、y3i+1、y3i、y3i-1作为输入，被乘数的xi、xi-1、xi-2作为输入，生成的部分积PPij为输出； 第一异或门的第一输入端连接第一输入信号y3i+2，其第二输入端连接第二输入信号y3i+1，其输出端连接第一与门的第一输入端； 第一同或门的第一输入端连接第三输入信号y3i，其第二输入端连接第四输入信号y3i-1，其输出端连接第一与门的第二输入端； 第二与门的第一输入端连接第一与门的输出端，其第二输入端连接第五输入信号xi，其输出端连接第二或门的第一输入端； 第十与门的第一输入端连接第一输入信号y3i+2，其第二输入端连接取反的第二输入信号y3i+1，其第三输入端连接第三输入信号y3i，其第四输入端连接取反的第四输入信号y3i-1，其输出端连接第三或门的第一输入端； 第十一与门的第一输入端连接取反的第一输入信号y3i+2，其第二输入端连接第二输入信号y3i+1，其第三输入端连接取反第三输入信号y3i，其第四输入端连接第四输入信号y3i-1，其输出端连接第三或门的第二输入端； 第六与门的第一输入端连接第二输入信号y3i+1，其第二输入端连接取反的第三输入信号y3i，其第三输入端连接取反的第三输入信号y3i-1，其输出端连接第三或门的第三输入端； 第七与门的第一输入端连接取反的第二输入信号y3i+1，其第二输入端连接第三输入信号y3i，其第三输入端连接第四输入信号y3i-1，其输出端连接第三或门的第四输入端； 第三与门的第一输入端连接第三或门的输出端，其第二输入端连接第六输入信号xi-1，其输出端连接第二或门的第二输入端； 第八与门的第一输入端连接取反的第一输入信号y3i+2，其第二输入端连接第二输入信号y3i+1，其第三输入端连接第三输入信号y3i，其输出端连接第一或门的第一输入端； 第九与门的第一输入端连接第一输入信号y3i+2，其第二输入端连接取反的第二输入信号y3i+1，其第三输入端连接取反的第三输入信号y3i，其输出端连接第一或门的第二输入端； 第四与门的第一输入端连接第七输入信号xi-2，其第二输入端连接第一或门的输出，其输出端连接第二或门的第三输入端； 与非门的第一输入端连接第二输入信号y3i+1，其第二输入端连接第三输入信号y3i，其第三输入端连接第四输入信号y3i-1，其输出端连接第五与门的第一输入端； 第五与门的第一输入端连接与非门的输出端，其第二输入端连接第一输入信号y3i+2，其输出端连接第二异或门的第二输入端； 第二异或门的第一输入端连接第二或门的输出端，其第二输入端连接第五与门的输出端，其输出端连接输出信号PPij。

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